CVE-2026-29642highCWE-1244

CVE-2026-29642

21Vexday Risk Score

Sem sinal de exploração. Nenhum artefato público de exploração conhecido até agora.

ssvc Trackcvss 7.8epss 0.1%

probabilidade de exploração

0.1%top 98% das CVEs

exploração observada

nãonenhuma fonte reporta

Em resumo

Um atacante local com acesso privilegiado consegue manipular registradores especiais do processador XiangShan para modificar bits reservados que não deveriam ser alterados. Isso quebra o modelo de segurança do processador e pode levar a comportamentos imprevistos ou escalação de privilégios.

Detalhe técnico

A vulnerabilidade permite que um atacante local com capacidade de execução em M-mode realize operações crafted de leitura/escrita no CSR menvcfg que violam as especificações RISC-V, modificando bits WPRI (Write Preserve, Read Ignore). Em versões afetadas do XiangShan, essas operações alteram inesperadamente bits reservados na visualização xstatus, contornando a garantia de preservação de escrita que impede alterações de campos fora do escopo previsto.

Resumo gerado e traduzido por IA a partir da descrição oficial.

A local attacker who can execute privileged CSR operations (or can induce firmware to do so) performs carefully crafted reads/writes to menvcfg (e.g., csrrs in M-mode). On affected XiangShan versions (commit aecf601e803bfd2371667a3fb60bfcd83c333027, 2024-11-19), these menvcfg accesses can unexpectedly set WPRI (reserved) bits in the status view (xstatus) to 1. RISC-V defines WPRI fields as "writes preserve values, reads ignore values," i.e., they must not be modified by software manipulating other fields, and menvcfg itself contains multiple WPRI fields.

CVSS:3.1/AV:L/AC:L/PR:L/UI:N/S:U/C:H/I:H/A:H

Produtos afetados

n/a · n/a

Referências

https://docs.riscv.org/reference/isa/priv/machine.html https://docs.riscv.org/reference/isa/priv/priv-csrs.html https://github.com/OpenXiangShan/XiangShan/commit/5e3dd63 https://github.com/OpenXiangShan/XiangShan/issues/3934